最近在弄一个板子,主要两类信号,PCIe和rapidIO,分别有5G和3,125G,在PCB设计中比如差分等长多少可以满足要求,对间距多少是安全的,跨层打回流过孔等这些细节的问题,主要是第一次走5G的板子,不知道还有没有其他的注意事项和建议。主要是心里面没底,就怕到时速度跑不起来。罪过罪过啊!
前辈能够帮助一下小弟嘛?根据你的建议和注意的地方一条一条核对。



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    发表于 2015-8-4 11:38:00 | 显示全部楼层
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    1、误差统一做2.5mil;
    2、间距统一至少做20mil;

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    说道这里有个问题想请教下小哥,就是想问下,这种高速线分组后的组内线间距设置和组与其他线的间距设置怎么设置呢  详情 回复 发表于 2015-9-22 11:20
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    著作书籍:《Cadence Allegro 16.6实战必备教程》《一起来学Cadence Allegro高速PCB设计》
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     楼主| 发表于 2015-8-2 17:23:59 | 显示全部楼层
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    好少的人啊
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    发表于 2015-9-22 11:20:44 | 显示全部楼层
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    小哥 发表于 2015-8-4 11:38
    1、误差统一做2.5mil;
    2、间距统一至少做20mil;

    说道这里有个问题想请教下小哥,就是想问下,这种高速线分组后的组内线间距设置和组与其他线的间距设置怎么设置呢
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    发表于 2015-9-29 19:05:53 | 显示全部楼层
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    aallon 发表于 2015-9-22 11:20
    说道这里有个问题想请教下小哥,就是想问下,这种高速线分组后的组内线间距设置和组与其他线的间距设置怎 ...

    可以通过class去进行设置;但是一般项目中组与组之间,主要注意下边缘相邻的那一对就行了,很容易看到控制;
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    发表于 2015-10-23 00:55:58 | 显示全部楼层
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    小哥你说的误差是2.5mil是等长的吧?间距20,mil是组与组的吧?或者组与其他的线
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    发表于 2017-12-27 16:47:36 | 显示全部楼层
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    发表于 2017-12-27 17:30:03 | 显示全部楼层
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    发表于 2017-12-27 18:44:53 | 显示全部楼层
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    发表于 2017-12-27 20:04:46 | 显示全部楼层
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