lbmone 发表于 2015-2-7 15:01:22

Cadence SPB16.6补丁网盘下载 -042号补丁

本帖最后由 lbmone 于 2015-2-7 18:44 编辑

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http://pan.baidu.com/s/1bnfbSmz
Cadence SPB16.6补丁-042号补丁 网盘下载
更新详细内容如下：
DATE: 01-30-2015   HOTFIX VERSION: 042
==========================================================
CCRIDPRODUCT      PRODUCTLEVEL2   TITLE
==========================================================
1334361ALLEGRO_EDITOR               INTERACTIV         ZCopy should be able to copy multipleclines
1348389CIS                            PART_MANAGER       Update selected part status should re-queryevery time the command is run
1349342ALLEGRO_EDITOR         EDIT_ETCH          Need information on how to resolve(SPMHA1-170): No available buffer identifiers.
1349849CIS                            OTHER            Capture crashes on generatingvariant reports
1349983PSPICE                         SIMULATOR          Simulation aborts if save data optionis greater than 1 sec
1350477PSPICE                        SIMULATOR          RPC server is unavailable
1353830SIG_INTEGRITY          SIMULATION                xtalk analysis leads to crash
1354644ALLEGRO_EDITOR         EXTRACT            Extracta does not extract a value forspecific property
1355337ALLEGRO_EDITOR         EDIT_ETCH          Windows 8 Route Connect produces Buffererror.
1355522SIP_LAYOUT             IC_IO_EDITING      Option to select reference point foralignment should be available when aligning single drivers
1355737ALLEGRO_EDITOR         EDIT_ETCH          No available buffer identifiers causeloss of control in a routing phase
1356373ALLEGRO_EDITOR         DRC_CONSTR         Design is crashing when attempting toupdate the DRCs.
1356684SIP_LAYOUT             SYMB_EDIT_APPMOD   Enhance highlight ofswappable pins excluding the pin to be swapped to
1358383ALLEGRO_EDITOR         MODULES            mdd file is not created correctly
1358558CONCEPT_HDL            GLOBALCHANGE      "Global Component Change" could not update parts.
1359780ALLEGRO_EDITOR         EDIT_ETCH          The board database crashes on usingRoute Connect after some editing of traces.
1360416SIP_LAYOUT             OTHER            SiP Design Variant not beingcreated on the design
1360630FSP                            ALLEGRO_INTEGRAT   For Fixed Internaland Fixed External nets, FSP shows net schedule difference in PCB Editor
1361157ALLEGRO_EDITOR         GRAPHICS         3D view of footprint with STEP model not correct, although it shows correctly when footprint is placed on boardfile.
1361925FSP                            DE-HDL_SCHEMATIC   Port is notconnected for the nets having netname as NC.
1362865CONSTRAINT_MGR         OTHER                        Import logic is not creatingmodel-defined differential pairs.

小哥 发表于 2015-2-9 00:32:36

多谢分享:)

luoee 发表于 2017-12-27 17:35:04

看看！

木子 发表于 2017-12-27 18:06:13

看看！

ching_hi 发表于 2017-12-27 18:12:15

支持！

星心 发表于 2017-12-27 18:28:42

看看！

cuglxz 发表于 2017-12-27 19:17:30

学习学习，谢谢！

尼莫 发表于 2017-12-27 19:33:48

支持！

王者之心 发表于 2017-12-27 19:35:09

不错不错！

524100000 发表于 2017-12-27 20:10:27

这论坛不错，资料好！
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