[PCB评审报告]J050_ASEJL_MB_车载导航
1、只打开布局视图，发现板子大，器件摆放不拥挤，第一感觉：走线不困难！
接下来继续看。。。
2、会员要求重点看DDR3部分走线与规则，那就来找茬吧！
发现有些单根线的线宽不一致，建议改成一致，方便后期阻抗控制。
针对ddr走线，在有可能的情况下，加大走线之间的间距，尽量满足3W，减少串扰，提高信号质量。上图的走线间距太近，需要优化调整。
从目前的空间来看，也是好调整的。
如果实在个别地方间距无法调整到3W，可以忽略。
针对DDR2，DDR3，强烈不建议使用弧线线。
虽然理论上，直线最好，其次弧形线发射小，然后后45度线，但是实际项目中，要考虑到方便优化的因素，以及设计效率的因素，综合考虑，不要使用弧形线。
使用45度走线和弧形线对于DDR是几乎一样的。
终端匹配电阻太远，导致线过长，建议下移100mil。
整板不要加泪滴
针对这些大电容，要放在DDR的四周，均匀摆放，稳定电源效果更好，不要堆到一块。
DDR这部分，过孔不要过于密集，不利于回流。建议不超过3个过孔并排，否则容易导致隔断平面铜皮。
bottom高速线参考第三层，但是目前bottom的ddr线下方没有完整的平面，跨分割。
根据目前现状，此DDR模块肯定会跑不起来。
必须改！
3、加大铜皮和射频线的间距，建议15mil以上
4、仔细检查整个板子的电源线，看是否满足电流。
5、此为outline属性，请检查。这里应该是错误的。
小哥 发表于 2017-12-28 21:33
5、此为outline属性，请检查。这里应该是错误的。
这个是结构上要求的，必须这样。 小哥 发表于 2017-12-28 21:30
4、仔细检查整个板子的电源线，看是否满足电流。
感谢，我再确认调整。 小哥 发表于 2017-12-28 21:29
3、加大铜皮和射频线的间距，建议15mil以上
感谢，我改正。 小哥 发表于 2017-12-28 21:26
2、会员要求重点看DDR3部分走线与规则，那就来找茬吧！
发现有些单根线的线宽不一致，建议改成一致，方 ...
领导决定采用4层板，目前电源分割这块可能没法避免。 小哥 发表于 2017-12-28 21:26
2、会员要求重点看DDR3部分走线与规则，那就来找茬吧！
发现有些单根线的线宽不一致，建议改成一致，方 ...
感谢对于DDR部分的诸多建议，我将修正。