1.jpg

1、板子有一处差分对没有完成等长处理。建议在进行PCB后处理检查的时候,需要依次解决掉每个drc。





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     楼主| 发表于 2017-12-4 15:56:26 | 显示全部楼层
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    5.jpg

    11、第三层电源层被分割过多,请确认bottom层的重要高速线下方没有跨分割现象。如果一些比较重要的走线实在没有办法避免,请尽量在bottom层对这些线进行包地处理。


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     楼主| 发表于 2017-12-4 15:36:32 | 显示全部楼层
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    5.jpg


    6.jpg

    5、R1,R2处是反馈器件,需要放到图片中IC的2脚附近,建议走线10mil以上,并连接到输出电容的末端,这样采样会更精准。目前你这里的空间,是完全可以达到这个效果的。


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     楼主| 发表于 2017-12-14 14:37:33 | 显示全部楼层
    18#
    holt 发表于 2017-12-9 16:20
    学习到不少东西啊,感谢分享审板经验。

    期待你的分享!
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    发表于 2017-12-9 16:20:52 | 显示全部楼层
    17#
    学习到不少东西啊,感谢分享审板经验。
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    发表于 2017-12-5 16:57:32 | 显示全部楼层
    16#
    谢谢千城版主的宝贵意见,太有用了,又学到了,辛苦了。正准备发板出去打呢,最后优化完善下!
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    略有小成

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    发表于 2017-12-5 08:24:43 | 显示全部楼层
    15#
    看看,学习学习。
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     楼主| 发表于 2017-12-4 20:57:58 | 显示全部楼层
    14#
    wlling0123 发表于 2017-12-4 18:21
    原文件在哪里下载到?

    这是本论坛成员设计的板子,发给论坛评审团队的文件,需要保密不外发的。
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    发表于 2017-12-4 18:21:43 | 显示全部楼层
    13#
    原文件在哪里下载到?
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     楼主| 发表于 2017-12-4 16:01:28 | 显示全部楼层
    12#
    本帖最后由 千城 于 2017-12-4 16:33 编辑

    5.jpg

    13、建议更改内缩的数值,建议20mil,利于后期拼板分割。


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     楼主| 发表于 2017-12-4 15:59:51 | 显示全部楼层
    11#
    6.jpg

    12、强烈建议,更改pwr层铜皮到过孔的间距,让红框内的过孔之间可以通过铜皮。


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