[PCB评审报告]TI核心板-Cadence Allegro视频学习|电路知识笔记

kftj · 发表于 2018-3-13 14:31:09

kftj 发表于 2018-3-13 14:26
这个地方改成这样，行吗？

图片不能显示

kftj · 发表于 2018-3-13 14:28:55

kftj 发表于 2018-3-13 14:26
这个地方改成这样，行吗？

kftj · 发表于 2018-3-13 14:26:21

小哥发表于 2018-3-10 22:16
4、差分对设计非常不合理。
建立加大铜皮和差分对的间距、其次优化差分对的绕等长、优化差分对的出线方 ...

这个地方改成这样，行吗？

kftj · 发表于 2018-3-13 10:16:14

谢谢楼主，新手上路，多指教，谢谢

admin · 发表于 2018-3-12 20:32:32

辛苦版主了！

小哥 · 发表于 2018-3-10 22:34:11

9、整体板子布局以及走线方面，大概都处于简单的连通处理，未注意到布局要点和走线基本要点，比如基本的电源线宽，基本的回流问题。

建议从基础板子了解学习高速pcb layout，由易到难。

小哥 · 发表于 2018-3-10 22:30:44

8、这里是电源PMU输出，应该铺铜皮或者走粗线。

小哥 · 发表于 2018-3-10 22:29:09

7、EMMC数据线、tf card等都需要做等长。

小哥 · 发表于 2018-3-10 22:27:29

6、走线之间间距太小，导致串扰过大。建议尽量满足3W原则。

差分对不允许这样绕等长，会导致阻抗突变。

小哥 · 发表于 2018-3-10 22:21:41

5、通过查看此电源层，此项目很大概率会失败。

电源层切割过于零碎，会导致4,6层的走线跨分割现象。

另外，板中的电源网络走线线宽太细，不满足载流。

实际项目中，可以咨询硬件工程师得到电流数值，从而知道线宽。

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