本帖最后由 aallon 于 2015-7-27 10:26 编辑

如图,设置差分规则后,布线和扇出时出现的DRC错误,请问我是哪里设置的不对吗?这些设置我都是根据SI9000的参数计算后,填进去的。
另外,开始有些规则没有设置的时候,走数据线时,线宽会自动根据阻抗做变化,但是现在走线的时候线宽不会自动变化。是不是因为最小线宽设置大了的原因呢
我用SI9000计算的阻抗参数,设计进cadence的约束条件后,走线出来,线宽会变化,而且很多时候要显示DRC错误,请问这种情况该怎么设置呢,还是按照怎样来做呢。如果根据板厂给的的参数设置和设计的话,也会报DRC错误,还发现SI9000和cadence自带的阻抗计算,两者在差分线上相差很大,而在单端50欧的阻抗走线上,线宽差别不大。
5.jpg
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1.jpg
SI-sigal1.jpg
cad-sigal1.jpg
si-top-d.jpg
dif-DRC.jpg
SI-TOP.jpg
5milthick-CAD.jpg



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    发表于 2015-7-28 15:53:08 | 显示全部楼层
    沙发
    这里提示的是阻抗相关的错误类型;一般建议用SI9000去计算,稍稍会去用Allegro自带的工具计算的;你将allegro中对应的impedance的设置删除,应该就可以解决问题;
    www.pcb3.com【专注Allegro平台设计】
    著作书籍:《Cadence Allegro 16.6实战必备教程》《一起来学Cadence Allegro高速PCB设计》
    视频教程:《小哥Cadence Allegro132讲字幕版视频教程》等多套视频
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     楼主| 发表于 2015-7-31 17:24:15 | 显示全部楼层
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    多谢小哥帮忙,我们会一如既往的支持你,谢谢
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    学习学习,谢谢!
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    这论坛不错,资料好!
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